module HC_FPGA_Demo_Top
(
    input  CLOCK_XTAL_50MHz,
	input  KEY4,
	output BEEP

);
wire NBEEP;

beep u_beep
(
	.sys_clk(CLOCK_XTAL_50MHz),
	.sys_rst_n(KEY4),
	.beep(NBEEP)
);
assign BEEP=~NBEEP;
//
//uart_loopback u_top_UART_RX
//(
//	.sys_clk(CLOCK_XTAL_50MHz),
//	.sys_rst_n(KEY4),
//	.uart_rxd(RXD),
//	.uart_txd(TXD)
//);



endmodule
